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很早以前,模/數(shù)轉換器(ADC)曾采用簡單的并行接口,例如TTL或高電平CMOS。其中,很多轉換器可以把轉換時間縮短到零:即轉換在開始時就即刻完成,而且轉換結果得以保持——因為他們的并行輸出寄存器在下個轉換周期之前是保持不變的。數(shù)/模轉換器(DAC)有類似的并行緩沖輸入。

就我個人的經(jīng)驗來看,在那些工具粗糙且接口非無縫(包含非常多的膠合邏輯)的日子里,這樣的靜態(tài)全寬度輸入有助于簡化某些輸入硬件/軟件的調試步驟。我們可以利用邏輯分析儀、示波器或甚至電壓表,以手工方式檢查轉換器的輸出。

對于8位甚至10位分辨率的轉換器來說,這種接口包含的大量IC引腳并不是一個大問題。但隨著轉換器分辨率上升到12、16、18甚至更多的位,這樣的并行路徑在封裝和PCB空間方面帶來了一些問題,對轉換器和相關的處理器來說都是如此,而且,保持信號完整性的任務也很艱巨。因而,一些制造商轉而采用串行化并行接口模式。

當然,對今天的密集電路來說,更好的解決方案是采用一種高速串行接口,以一種單一信號路徑的形式把數(shù)據(jù)泵出或抽入。這種情況下電平也會改變,許多時候會從高電平單端信號轉變?yōu)榈蛪翰顒有帕?LVDS)。

如果可以支持所要求的串行時鐘速率,由于裸片和封裝尺寸及占據(jù)的板空間較小,這種方案可以節(jié)省大量成本。同時,信號線數(shù)量的減少也會降低PCB布線的難度,進而降低了信號完整性的挑戰(zhàn)。

但即使是現(xiàn)有的I/O標準也面臨著挑戰(zhàn)。

在2006年4月獲得批準的Jedec串行接口標準(JESD204)與許多FPGA高速接口兼容。凌力爾特公司發(fā)布了一款16位的、每秒80M次采樣率的ADC LTC2274,聲稱該轉換器是首款滿足這個雙線、8b/10b編碼標準的產(chǎn)品。這個串行接口與FPGA配合使用可以實現(xiàn)體積更小的高性能系統(tǒng)。

但在這個領域中,一切都是發(fā)展變化的。面對帶有大量高速信道的應用系統(tǒng),例如物理實驗中或高端MRI掃描儀中的專用檢測器陣列,設計者可能會想:“或許我可以并行使用多個轉換器和FPGA,從而得到若干信道數(shù)量并實現(xiàn)高吞吐率。”或許和多年前一樣,我們開始使用多組并行路徑,存在的差別只是現(xiàn)在時鐘速度大大提高了。

借用一句老話,有時候,舊事物又重新變成新事物。

作者:施維柏