,世界各地的設(shè)計(jì)師都在爭論用ASIC或FPGA實(shí)現(xiàn)數(shù)字電路設(shè)計(jì)的優(yōu)缺點(diǎn)。爭論的焦點(diǎn)通常是全定制IC的性能優(yōu)勢(shì)和低功耗與FPGA的靈活性和低NRE成本。為了最大化性能、縮小尺寸和降低量產(chǎn)成本,設(shè)計(jì)團(tuán)隊(duì)就應(yīng)該為ASIC設(shè)計(jì)進(jìn)行巨大的前期NRE投資嗎？而設(shè)計(jì)團(tuán)隊(duì)為高度可配置性能集和快速升級(jí)的市場(chǎng)需求所開發(fā)的最終產(chǎn)品是否只有FPGA才能滿足嗎？
奇怪的是,高密度IC設(shè)計(jì)所面臨的越來越艱巨的挑戰(zhàn)在許多方面使?fàn)幷撌チ艘饬x。隨著ASIC設(shè)計(jì)向新一代工藝節(jié)點(diǎn)移植,設(shè)計(jì)正變得越來越復(fù)雜,軟件成分也越來越多,驗(yàn)證執(zhí)行時(shí)間越來越長。而且最近的研究表明,60%以上需重新設(shè)計(jì)(respin)的ASIC的失敗原因不是時(shí)序或功率問題,而是邏輯或功能性錯(cuò)誤。
因此,功能驗(yàn)證已經(jīng)成為ASIC開發(fā)周期中最關(guān)鍵的環(huán)節(jié),通常也是最耗時(shí)的。越來越多的ASIC設(shè)計(jì)師發(fā)現(xiàn)用FPGA建立與設(shè)計(jì)功能等效的原型可以最好地滿足目標(biāo)要求。事實(shí)上,目前90%以上的ASIC在流片(tapeout)前部分或者全部地用FPGA創(chuàng)建了原型。
因此,問題不再是用ASIC還是FPGA實(shí)現(xiàn)IC設(shè)計(jì)。為了滿足最新的市場(chǎng)需求,大多數(shù)設(shè)計(jì)團(tuán)隊(duì)必須兩者都做。
驗(yàn)證方案
隨著ASIC密度的提高和設(shè)計(jì)復(fù)雜性的增加,對(duì)流片一次性成功的需求越來越迫切,而錯(cuò)誤出現(xiàn)的可能性卻越來越高,因此設(shè)計(jì)師無疑需要一種能夠在短時(shí)間內(nèi)發(fā)現(xiàn)復(fù)雜芯片設(shè)計(jì)中所有錯(cuò)誤的高效驗(yàn)證方法。傳統(tǒng)的軟件模擬技術(shù)無法再為那些為滿足緊迫的上市時(shí)間而奮斗的設(shè)計(jì)團(tuán)隊(duì)提供足夠的支持。
就拿典型的移動(dòng)電話芯片組設(shè)計(jì)來說。雖然RTL模擬可以為設(shè)計(jì)提供高級(jí)別可視性,但軟件模擬的低性能意味著導(dǎo)入該芯片組需要長達(dá)30天的時(shí)間,從而使得這種方法不具有實(shí)際可行性,并極大地限制了合理驗(yàn)證的等級(jí)和數(shù)量。使用較高層模型的軟硬件協(xié)同仿真方法可以將引導(dǎo)操作系統(tǒng)所需的時(shí)間縮短到10天,但即使這樣仍然不管用。另外,這些方法要求開發(fā)復(fù)雜的測(cè)試臺(tái),而測(cè)試臺(tái)具有不完整性。雖然C模型模擬可以提供更短的運(yùn)行時(shí)間,也許可以短至24小時(shí),但仍無法滿足ASIC設(shè)計(jì)師通常需求的的詳細(xì)等級(jí)。
ASIC設(shè)計(jì)師需要的是一種接近ASIC運(yùn)行速度的驗(yàn)證方法。ASIC設(shè)計(jì)師需要通過某種方法來使用實(shí)際的激勵(lì)信號(hào),而不是測(cè)試臺(tái)。他們需要一種負(fù)擔(dān)得起的、便于部署的驗(yàn)證方法來支持軟硬件調(diào)試在整個(gè)設(shè)計(jì)團(tuán)隊(duì)的分配。此外,這種驗(yàn)證方法不僅能全速運(yùn)行操作系統(tǒng)和應(yīng)用軟件,還能方便地集成外部系統(tǒng)組件和接口。
使用FPGA實(shí)現(xiàn)ASIC原型,設(shè)計(jì)師可以在一秒內(nèi)運(yùn)行上百萬個(gè)測(cè)試向量,這個(gè)速度比傳統(tǒng)的軟件模擬要快上一百萬倍。移動(dòng)電話芯片組的驗(yàn)證時(shí)間在用軟件模擬器時(shí)最多只能縮短到1個(gè)月,但用FPGA原型只需30秒就可以了。
這種性能優(yōu)勢(shì)在設(shè)計(jì)周期的軟件和系統(tǒng)集成階段可以提供巨大的益處。通過以ASIC相仿的速度運(yùn)行,FPGA原型允許設(shè)計(jì)師驗(yàn)證嵌入式或應(yīng)用軟件在硬件上的運(yùn)行結(jié)果,也可以利用視頻流或網(wǎng)絡(luò)數(shù)據(jù)來測(cè)試性能以及識(shí)別難以發(fā)現(xiàn)的缺陷；如果設(shè)計(jì)采用了嵌入式CPU,還可以在ASIC設(shè)計(jì)完成前驗(yàn)證操作系統(tǒng)的性能。另外,通過對(duì)設(shè)計(jì)施加真實(shí)環(huán)境下的激勵(lì)信號(hào),驗(yàn)證工程師可以避免測(cè)試臺(tái)開發(fā)所帶來的艱巨任務(wù)。
轉(zhuǎn)換工具
也許ASIC設(shè)計(jì)師遇到的最大問題并非是決定是否要用FPGA做原型,而是應(yīng)該在“ASIC到FPGA轉(zhuǎn)換工具”中尋找什么類型的性能。
很少有設(shè)計(jì)師有時(shí)間或資源同時(shí)用ASIC和FPGA實(shí)現(xiàn)他們的IC。不但他們各自的技術(shù)截然不同,而且在使用上也存在較大差異。因此,如果要想ASIC原型平臺(tái)取得成功,首先必須能夠準(zhǔn)確地轉(zhuǎn)換ASIC和FPGA之間的架構(gòu)差異。
分割是ASIC到FPGA轉(zhuǎn)換工具的第二個(gè)必要的功能。隨著ASIC復(fù)雜性的提高,集成的功能越來越多,希望能夠快速和高性價(jià)比地驗(yàn)證設(shè)計(jì)的設(shè)計(jì)師們必須將芯片的功能劃分到多個(gè)FPGA上。許多ASIC設(shè)計(jì)師傾向于手工完成這項(xiàng)任務(wù),但這樣做非常容易出錯(cuò),具有很大的風(fēng)險(xiǎn)。
在設(shè)計(jì)準(zhǔn)備進(jìn)行綜合前,驗(yàn)證工程師還必須了解ASIC原型工具如何幫助用戶測(cè)量和提升性能。這種工具可以讓用戶優(yōu)化定時(shí)路徑嗎？這種功能可以擴(kuò)展到跨多個(gè)FPGA的那些路徑嗎？工具可以提供有關(guān)定時(shí)性能的任何報(bào)告或分析結(jié)果以便用戶在實(shí)際硬件編程前評(píng)估原型嗎？
通過可編程邏輯創(chuàng)建原型平臺(tái)來觀察和驗(yàn)證ASIC功能,設(shè)計(jì)師可以快速而經(jīng)濟(jì)地識(shí)別潛在錯(cuò)誤,降低與產(chǎn)品相關(guān)的整體風(fēng)險(xiǎn),同時(shí)滿足上市時(shí)間要求。
圖:不同驗(yàn)證方法導(dǎo)入移動(dòng)手機(jī)芯片組所需時(shí)間,目前超過90%的ASIC和ASSP采用FPGA原型設(shè)計(jì),使得FPGA成為關(guān)鍵的IC驗(yàn)證方法。
作者:Juergen Jaeger
ASIC驗(yàn)證營銷部高級(jí)總監(jiān)
Synplicity公司
