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IEEE SystemVerilog工作組日前透露,即將對SystemVerilog語言進行投票,使其穩步邁入2005年9月實現IEEE標準化的快車道。

SystemVerilog是對IEEE 1364 Verilog語言的一個重大擴展,由Accellera標準組織開發了數年。IEEE 1800 SystemVerilog的成果起始于Accellera去年捐獻的SystemVerilog 版本。后來Cadence貢獻了數據類型和IP加密技術。

IEEE將對IEEE 1364 Verilog進行單獨投票,目前該語言正就一些含糊及小錯誤進行修訂。但長期目標是將IEEE 1364和1800合并為一個單一的語言標準,IEEE SystemVerilog工作組主席Johny Srouji表示。

Srouji表示,對IEEE 1800和IEEE 1364的2005版本投票的將于2月22日到3月24日之間進行。到8月12日之前,工作組將提交給IEEE的Revcom評審委員會。如果一切順利,兩項提案將于9月23日被批準為IEEE標準。