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網絡設備一定離不開MAC和PHY，有MAC和PHY的地方就有相應的接口，無論看得見或者看不見，它就在那里，不悲不喜。在以太網中，這個接口就是介質無關接口，英文稱為Media Independent Interface，簡稱MII。MII適用于百兆網絡設備，有個很大的缺點就是走線很多，于是就出現了RMII，即Reduced Media Independent Interface，在MII的基礎上減少了一半的數據線。千兆以太網的誕生帶來了GMII，即Gigabit Media Independent Interface，人們發現GMII的走線也很多，于是又出現了RGMII，即Reduced Gigabit Media Independent Interface，也就是本文的主角。當然還有串行的MII接口家族，請讀者自行查閱相關文獻。

Why RGMII？

有這么多形式的MII接口，為什么筆者偏要選擇RGMII呢？原因簡單而粗暴：用得多。隨著芯片集成度的提高，很多網絡處理器/SoC集成了百兆以太網交換機，如果用戶需要實現千兆以太網絡，那么往往需要配合RGMII接口的千兆以太網PHY。我司網站博文中介紹的很多處理器都是這樣的。

RGMII技術特征

如前所述，RGMII接口減少了MAC與PHY之間的走線數量，通過在參考時鐘的上升/下降沿同時采樣及信號復用得以實現。RGMII有RTBI與RGMII兩種模式，由于筆者在工作中未接觸過RTBI，所以不做介紹。RGMII具有如下特征：

• 相對于GMII接口，發送/接收數據線由8根減少為4根
• TX_ER與TX_EN復用，通過TX_CTL傳送
• RX_ER與RX_DV復用，通過RX_CTL傳送
• 1 Gbit/s速率下，時鐘頻率為125MHz
• 100 Mbit/s速率下，時鐘頻率為25MHz
• 10 Mbit/s速率下，時鐘頻率為2.5MHz
• RGMII 1.3版本要求：通過PCB走線使得時鐘相對數據線延遲1.5-2ns
• RGMII 2.0版本引入了片上延遲的功能，即在芯片內部實現時鐘延遲

RGMII信號定義

RGMII接口時序圖

RGMII Layout Guide

有了前文的敘述，相信讀者已經具備了RGMII Layout的思路，主要就是以下幾項：

• 創建2個等長組，分別參考TXC與RXC
• 如果MAC/PHY內部帶有時鐘延遲，則無需對時鐘線做延遲
• 如果MAC/PHY內部均不具備時鐘延遲，則需要對時鐘線做延遲

Allegro中等長規則的創建方式可參照：https://www.witimes.com/allegro-create-match-group/。

關于時鐘線的延遲，以下幾張圖片可以很好地說明，分別對應PCB延遲，MAC+PHY延遲與PHY延遲。當然，選取那種方式取決于使用的MAC/PHY芯片。

RGMII在1 Gbit/s速率下的時鐘頻率可達125MHz，可想而知，RGMII Layout還需要遵守高速數字電路布線基本準則：

• 阻抗控制
• 2W/3W原則

注意，在射頻與高速數字電路同時存在的設計中，不可能同時對射頻走線及高速數字走線進行阻抗控制，這時請務必在RGMII所有走線上增加串聯匹配電阻，擺放位置遵守源端匹配原則。

RGMII Layout實例

下圖是筆者為朋友開發設計的多口PHY，通過排針連接到外部的MAC板。讀者一定很好奇這個板子是干啥用的，其實筆者也不知道。

放大其中的一個，可以看到筆者在RGMII走線上增加的串聯匹配電阻，繞線處理，仔細一點還可以看出走線間距（Air Gap）在2倍線寬以上。

查看Constrain Manager，可以看到RGMII走線規則的各種設定。

2W線距規則

等長規則

阻抗控制規則

其實，MII/RMII/GMII的Layout方式與RGMII很像，留給讀者自行摸索。