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濾波器和外部VCXO，主要完成對輸入?yún)⒖紩r鐘去抖；第二級環(huán)路濾波器主要利用高性能的內(nèi)部鎖相環(huán)生成系統(tǒng)需要的各種時鐘。上文提到的Holdover 功能是第一級鎖相環(huán)具備的功能。

　　Figure 1 LMK0480X holdover 架構(gòu)

　　上圖是LMK048XX holdover 的功能框圖。其中，CLKin0 和CLKin1 分別是來自網(wǎng)絡(luò)的兩個參考時鐘，選擇一路作為時鐘芯片以及系統(tǒng)的主時鐘。當(dāng)網(wǎng)絡(luò)設(shè)備發(fā)生主從倒換或者業(yè)務(wù)切換時，時鐘芯片的參考時鐘也隨之切換。觸發(fā)參考時鐘切換的條件可以為a. PLL1 的DLD 狀態(tài)，b.外部管腳的硬件控制，c. 內(nèi)部寄存器控制。下面的討論我們假定切換是以PLL1 的DLD 狀態(tài)觸發(fā)的。

　　當(dāng)LMK048XX holdover 功能使能時，一個完整的參考切換過程如下圖所示，主要分為如下幾個步驟：

　　Figure 2 LMK0480X holdover 流程

　　Step1： PLL1 正常鎖定在CLKin0， PLL1 DLD 為高；LMK048XX 集成的counter ADC 跟蹤VCXO 的壓控電壓并更新集成的counter DAC， 更新的速率為PDF/DAC_CLK_DIV，每個更新周期內(nèi)上升或下降一個LSB。

　　Step2：當(dāng)CLKin0 由于某些原因丟失或出現(xiàn)比較大的頻率誤差時，PLL1 的鑒相誤差超過鎖定窗口（PLL1_WND_SIZE），DLD 為低；DLD 為低時，ADC 停止跟蹤壓控電壓及更新DAC，DAC 的輸出保持在最后鎖定時的壓控電壓；DLD 拉低同時觸發(fā)LMK048XX 進(jìn)入holdover 狀態(tài)，內(nèi)部開關(guān)切換VCXO 的壓控電壓到DAC 輸出。